[Tr 75 번역] 뜬-문 기억 Floating-Gate Memory
Tr 75- 15장 Floating-Gate Memory
A Prime Technology Driver of the Digital Age
Simon M. Sze
[알림] <Tr 75주년> 책이 너무 좋아서~ 일부 내용을 번역하여 공유합니다. *^__^*
반도체는 중요합니다. 이전에도, 그리고 AI 인공지능의 시대에도! 앞 blog글
두번째로 15 Floating-Gate Memory 입니다.
도입
이런 단점 때문에 우리는 반도체 기술을 활용한 비휘발성 memory 장치 개발 가능성 탐구에 관심 있었습니다. 우리는 다양한 반도체 장치 구성 조각(예: Schottky 접촉, 금속 산화물 반도체(MOS) capacitor, 이종-접합)을 결합하여 memory 장치를 만들려 했습니다. 그러나 이론적 분석을 해보니- 이들 조합 중 어느 것도 비휘발성 메모리로 제대로 기능할 수 없더군요. Murray Hill Cafeteria에서의 점심 중 Kahng은 후식으로 4겹 치즈 cake를 주문했습니다. 우리는 cake를 보고 상단 금속 gate와 기존 MOSFET의 channel 사이에, 산화물 안에 금속층을 넣는 idea를 생각해냈습니다. Gate stack은 금속-상부 절연체-floating gate-하부 절연체의 4층 구조였죠. "Floating gate(FG 뜬-문)"는 전하 저장층 역할을 하며 전하 누출을 최소화하기 위해 절연체로 둘러싸입니다. 금속층에 직접적인 전기적 접촉이 없으며, 그 전위는 floating 상태입니다.
우리는 장치 특성에 대한 이론적 분석을 수행했으며, 실험 소자 구조는 우리가 설계하고 두 명의 기술 보조원인 George Carey와 Andy Loya가 제작했습니다. 뜬-문 재료로는 Marty Lepselter가 지르코늄(Zr)을 제안했는데, 이는 Zr의 표면이 쉽게 산화되어 상부 절연체 층인 ZrO_2를 형성할 수 있기 때문입니다. 구조물의 측정 결과는 이론적 분석과 일치했으며 최초의 FGM 구조물 중 하나는 보관 시간이 1시간 이상이었습니다. 우리는 FGM 효과의 발견을 설명하는 논문을 1967년 5월 16일 Bell System Technical Journal에 제출했으며 해당 논문은 1967년 7월 1일에 출간되었습니다.
원래 우리는 FGM 구조를 MCM을 대체하는 것으로만 생각했습니다. 장치의 응용은 우리나 다른 사람이 생각했던 것보다 훨씬 멀리 퍼졌습니다. 1983년 Nintendo는 게임 재시작을 용이하게 하기 위해 게임 console에 채택했습니다. 1984년에 개인용 컴퓨터의 BIOS로 사용되어 시스템을 처음 켰을 때 이를 활성화했습니다. 결과적으로 FGM은 디지털 휴대폰에서 클라우드 컴퓨팅, 사물 인터넷에 이르기까지 모든 고급 디지털 시스템의 발명 또는 개발을 가능하게 했습니다. 결과적으로 이러한 디지털 시스템은 전 세계 수십억 명의 삶의 질을 크게 향상시켰습니다.
개념: 전하-저장
1990년부터 FGM은 전 세계 전자 산업에서 가장 중요한 비휘발성 메모리 역할을 해왔습니다. 그림1은 첫 FGM 구조 단면입니다. Floating gate M(1)은 tunnel 산화물 I(1)과 차단(blocking) 산화물 I(2) 사이에 끼워져 있습니다. FGM의 동작은 floating gate에 저장된 전하량에 따라 MOSFET의 on 상태 또는 off 상태를 결정합니다.
<그림 1> 뜬-문 memory 구조의 단면
FGM의 중요한 극한 경우(limiting case)는 의사 FGM 또는 CTM(Charge Trapping Memory)입니다. Floating gate M(1)의 두께를 0으로 줄이고 상부 절연체 I(2)에 전하를 저장하면 FGM은 CTM이 됩니다. 따라서 CTM은 FGM과 동일한 MOS 구조와 전하 저장 개념을 기반으로 합니다. 주요 차이점은 전하 저장 재료의 변경입니다.
쓰기, 저장과 지우기의 기본 FGM 동작에 대한 band-그림이 그림2입니다. 제어-문 M(2)에 (+)전압이 가해지면 Fowler-Nordheim tunneling을 통해 첫 번째 절연체 I(1)을 통한 전자 이동이 가능합니다. 절연체 I(1)과 I(2)의 두께가 충분히 두꺼우면 전하를 오랫동안 저장할 수 있습니다. M(2)에 (-)전압이 가해지면 전자는 FN tunneling을 통해 밖으로 이동합니다.
<그림 2> 뜬-문 구조의 Energy 대-그림.
(a) 쓰기(Program) mode, (b) 저장(Storage), (c ) 지우기(Erase) mode
앞서 말한 바와 같이 I(1)로 5nm SiO_2, M(1)로 100nm Zr, I(2)로 100nm ZrO_2를 사용하여 실험 소자를 만들었죠. 0.5us의 pulse 지속시간을 갖는 50V의 (+)전압 pulse가 제어-문 M(2)에 인가되었을 때, 약 10^12 cm^-2의 전자가 floating gate로 이동되어 저장되었습니다. 저장된 전하는 큰 임계 전압(V_T) 변화를 일으켰고 장치는 0.25mA의 채널 전류로 "켜졌습니다". 큰 (-)전압 pulse가 제어-문에 걸리면 저장된 전하가 고갈되고 장치가 "꺼집니다". 적용된 gate 전압 pulse와 drain 전류를 그림3에 나타냅니다. "켜짐" 상태의 기울기를 통해 유지 시간(즉, 저장된 전하가 초기 값의 50%로 감소하는 시간)을 수백 ms로 추정할 수 있습니다. 이 결과는 EEPROM [전기적으로 지울 수 있는 program 가능한 읽기 전용 memory] 작동의 첫 시연일 겁니다.
<그림 3> EEPROM 첫 시연 (a) 입력 pulse (b) 출력 source-drain 전류, VG =50V, t1 = 0.5μs
임계 전압 이동 ΔV_T을 그림4에 나타냅니다. ΔV_T는 |Q|/C_FC입니다. 여기서 |Q| 는 저장된 전하의 크기이고 C_FC는 제어-문과 뜬-문 사이의 capacitance입니다.
<그림4> 전하 유무에 따른 전류-전압 곡선
초기 소자 구조들
1976년에 lizuka와 동료들은 SAMOS(stacked gate avalanche injection MOS)를 연구했습니다. 이 구조는 EEPROM이며 본질적으로 그림1과 동일해 보입니다. 그러나 주입 메커니즘은 Fowler-Nordheim 터널링 대신 눈사태에 의한 것입니다. 뜬-문과 channel 사이의 상대적으로 두꺼운 산화물로 인해 유지 시간이 크게 향상되었습니다. 그러나 일반적인 EEPROM 작동에는 cell-당 두 개의 장치, 즉 EEPROM과 선택 MOSFET이 필요합니다. 따라서 셀 크기가 상대적으로 큽니다.
1984년에 Masuoka와 동료들은 그림5 Flash memory를 개발했습니다. A-A' 단면을 따라 기본 뜬-문 구성입니다. 그러나 B-B' 단면을 따라 소거-문을 추가하고 이 문 여러 cell에 직렬로 연결됩니다. 소거-문에 전압을 가하면 메모리 cell 전체 block이 동시에 삭제되므로 ‘flash'라는 이름을 붙였습니다. Flash 메모리는 셀당 하나의 장치만 있기 때문에 EEPROM에 비해 밀도가 높고 비용이 저렴하며 확장성이 높은 장점이 있습니다.
<그림 5> 1984 제안 Flash memory [Masuoka
1985년과 1987년에 Masuoka와 동료들은 각각 NOR-Flash 구조와 NAND-Flash 구조를 제안했습니다. NOR에서는 각 셀이 메모리 배열의 WL과 BL에 직접 연결되어 있는 반면, NAND cell은 작은 block 내에 직렬로 배열되어 있습니다. 따라서 NOR는 더 빠른 임의 접근을 제공하지만 NAND는 훨씬 더 높은 밀도를 가질 수 있습니다.
오늘날 EEPROM, NOR 플래시, NAND 플래시는 세 가지 주요 비휘발성 반도체 메모리 제품입니다. EEPROM은 비트 변경성이 필요한 곳에 사용되고, NOR Flash는 주로 code 저장에 사용되고, NAND Flash는 대용량 데이터 저장에 사용됩니다. 그림6은 2000년부터 2022년까지 그리고 2030년까지 예상되는 앞서 언급한 제품의 시장 점유율을 보여줍니다. SSD, 클라우드 컴퓨팅, 사물 인터넷 및 big data를 위한 대용량 저장에 대한 수요로 인해 NAND는 2005년 이후 시장점유율 1위를 기록했습니다. 2030년에는 낸드플래시 시장점유율 98%를 달성할 것으로 예상됩니다.
<그림 6> 비휘발성 memory 시장 점유율. 2000-2022-2023_Gartner
Multi-Level Cells and 3D 구조
<그림7> 전압 분포_(위) SLC 1 bit cell-1 (아래) MLC 2 bit cell-1
Memory cell 수를 늘리고 패키지당 memory cell 비용을 줄이기 위해 3차원 구조가 제안되었습니다. 3D 구조에는 다중 칩 적층과 다층 통합이라는 두 가지 접근 방식이 있습니다. TSV(through-silicon-via) 16칩 적층 NAND의 예. 멀티 칩 적층의 주요 장점은 주어진 평면 면적에 대한 메모리 밀도의 증가이며, 주어진 기술 세대에 대해 보다 완화된 설계 규칙을 사용할 수 있다는 것입니다.
다층 통합의 경우 3D 뜬-문 NAND memory block의 단면도가 그림8입니다. 현미경 사진은 1Tb QLC 3D NAND입니다. 설계 규칙은 30nm이고 칩 면적은 182mm^2입니다. 따라서 메모리 밀도는 매우 높습니다. 다층 통합은 다중 칩 적층과 동일한 장점을 갖습니다. 다층 통합은 자동 층 간 정렬에 추가적인 이점이 있는 반면, 다중 칩 스태킹의 경우 매우 정밀한 칩 간 물리적 정렬을 수행해야 합니다.
<그림 8 > 3D 뜬-문 NAND의 단면, 1Tb QLC 3D NAND 사진
응용
<그림 9> NAND와 HDD의 GB당 가격
현재 전 세계적으로 수십억 개의 FGM 기반 디지털 시스템이 사용되고 있습니다. 다음은 몇 가지 중요한 응용 프로그램 목록입니다.
a. 통신- 폰 (50억대 이상), Bluetooth, network systems 등.b. Computing- 수십억 tablet computers, USB memory sticks: Artificial Intelligence, Big Data, Cloud Computing, Internet of Things, Robotics
c. 소비자 가전: 수십억 digital TVs, cameras, Smart IC cards, Bar-code readers
d. Energy 변환: 건물 전력 50% 줄이는 MCU, Smart sensors/grids/systems, brushless motors
e. 의료: Wearable medical devices, Implantable systems - pacemakers, 로봇-수술 (daVinci robot)
f. 교통: 요즘 차마다 50-100 MCU, 자율 주행 차, 항공기 선박 system
FGM이 없었다면 위의 시스템 중 어느 것도 발명되거나 개발될 수 없었을 것입니다. 수요 증가로 인해 다른 어떤 반도체 장치보다 더 많은 FGM이 생산됩니다. 2021년 한 해에만 세계는 지금까지 생산된 transistor(bipolar 및 MOS) 수보다 더 많은 FGM(5 × 10^21)을 생산했습니다. 2022년에 FGM cell 수는 전 세계 모든 남성, 여성, 어린이 마다 4조 개에 해당하며, FGM은 디지털 시대에 꼭 필요한 전자 장치입니다.
도전: 축소
Retention, Endurance, Interference, coupling ratio 감소,
뜬-문 속 전자 수 감소: 20 nm에서는 뜬-문에 전자가 약 50개만 있습니다. 전하 손실 허용 오차는 약 5전자입니다! 12nm에는 전자가 15개만 있습니다. 따라서 전자 1개가 감소하면 임계 전압에 상당한 변화가 발생합니다.
누설, 산포, RTN
이러한 문제를 해결하거나 최소화하기 위해 ECC(오류 수정 code), 병렬/그림자 programming, 마모 수준 관리, 데이터 압축 방식, ISPP를 비롯한 다양한 회로 혁신이 제안되어 V_T 분배를 강화합니다. 그러나 이러한 회로 혁신에도 불구하고 2D 설계의 가장 작은 하프 피치는 12nm로 추정됩니다. 12nm 미만에서는 모든 2D 설계에 심각한 신뢰성 문제가 발생합니다.
앞에 언급했듯이 3D 다층 통합을 채택하면 메모리 밀도를 크게 높이고 설계 규칙을 완화할 수 있습니다. 3D 설계에 대한 그림 10의 위쪽 곡선에 표시된 것처럼 메모리 칩의 대량 생산은 2013년에 64nm의 half pitch로 시작되었습니다. 2022년에는 30나노, 2030년에는 24나노로 줄어들 겁니다. 반면 층 수는 2013년 16~32개에서 2022년 96~144개, 2030년 192~320개로 늘어난다. 우리는 2030년에 4Tb(4x 10^12비트) 3D memory chip을 보유할 것으로 예상합니다.
세 가지 주요 NVSM 제품의 경우 EEPROM, NOR, 및 2D NAND Flash의 주요 셀 유형은 가까운 미래에도 FGM으로 유지될 것으로 예상됩니다. 그러나 2022년 이후에는 초고밀도 3D NAND 플래시(≥516Gb)의 지배적인 셀 유형이 의사 FGM 즉 CTM이 될 것입니다. 주된 이유는 CTM에는 뜬-문으로 인한 더 큰 3D 기둥이 없기 때문입니다. 따라서 CTM은 3D 디자인에서 더 높은 확장성을 갖습니다.
대안 구조
"통합Unified Memory"를 위해 많은 비휘발성 메모리 장치가 제안되었습니다. 다음은 몇 가지 잠재적 후보입니다. FeRAM (ferroelectric random access memory), PCRAM (phase change RAM), RRAM (resistance RAM), STT-MRAM (spin-torque-transfer magnetic RAM)
위의 후보들은 모두 매우 단순한 구조를 갖고 있으며, 대부분이 2단자 장치이다. 어려운 부분은 고속, 고밀도 및 비휘발성 요구 사항을 충족할 수 있는 올바른 재료 또는 재료 조합을 찾는 것입니다. 또한 논리 장치는 CMOS이므로 재료는 집적 회로 기술과 호환되어야 합니다. FGM을 기반으로 한 새로운 비휘발성 메모리 탐색이 '통합 메모리'의 실현과 상용화로 성공적으로 이어지길 바랍니다.
결론
장치 크기가 수십nm 수준으로 감소함에 따라 FGM은 인접 셀의 간섭, 저장된 전하 감소 및 무작위 전신 잡음과 같은 많은 심각한 확장 문제에 직면합니다. 장치 과학자들이 이런 과제를 해결할 방법을 찾을 수도 있습니다. 이러한 시스템은 계속해서 전 세계 사람의 삶의 질을 풍요롭게 하고 향상시킬 것입니다.
몇몇 곳에서 단순 번역이 아닙니다. 2024년의 시점에서 3D 전하-저장 NAND를 고려해, 1^0 최원재가 고쳐 적었습니다.
먼저 번역한 장은 34 The Magic of MOSFET Manufacturing 입니다.
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